DSP主模塊設計

  時鐘驅動：ADSP21160需要外部時鐘驅動，故外接時鐘是必不可少的。其內部特有的鎖相環設置可以將內部的運算頻率倍頻至外部時鐘頻率的2、3或4倍，較高的核時鐘頻率為80MHz。這樣，就可以在外部頻率（數據傳輸頻率）較低的情況下，實現內核處理器的高速運行。

  在本系統中，為了提高系統的高頻炕干擾能力及降低系統的設計難度，在對系統運行速度影響不大的情況下（由于系統的主要耗時集中在矩陣的處理運算上，數據傳輸相對而言只占其全部運行時間的幾十分之一），外部選擇了20MHz的驅動時鐘，再設置內部鎖相環為外部時鐘的4倍，實現其內部的高速運算。

  程序加載：ADSP21160需要外接一個14針的JTAG接口，通過使用ADI公司提供的ICE仿真器，從計算機下載編制好的用戶程序，裝入ADSP21160的內部存儲器或外接FLASH中。

  外部器件選通：ADSP21160配置了/MS3~/MS0四個外部引腳，用于外部器件的選通。在同一時間，只其中允許一個有效（低電平）。這些引腳分別連接于FLASH、SRAM、并串轉換芯片（ST16C550）的使能端，用于選通這些部件以及用于與外部接收機的數據通信。CPLD由于關系到數個器件的邏輯功能，故長期處于工作狀態（使能端直接接地）。

  FLASH加載及外擴存儲器模塊設計

  FLASH加載模塊：為了系統能夠在上電后自動運行，為ADSP21160配置了外接FLASH。按照ADSP21160的用戶手冊，8位FLASH的數據線接DSP數據線的32_39位，地址線必須從ADDR0開始與ADSP21160相應地地址位直接連接。ADSP21160采用EPROM啟動模式，用/BMS和/MS0相與后連接于FLASH的使能端。

  圖1 系統的整體框圖

  外擴存儲器模塊：ADSP21160是高性能的32位浮點處理器，對外最多可使用64位的數據總線。考慮到系統的精度要求及內部數據的處理模式，本系統對外只使用了32位的數據總線。這樣，在外擴存儲器的選擇上，考慮到價格等因素，選用了兩塊256K×16位的SRAM并聯構成32位的外擴存儲器，如圖2所示。

  圖2 ADSP21160與SRAM的連接

  在地址線的連接上，和一般的接法梢有不同。由于ADSP21160規定，對外部空間的尋址，其奇地址通過低32位數據線傳遞；偶地址通過高32位數據線傳遞。考慮到在FLASH的連接上使用了DSP數據線的32_39位，為了簡化今后PCB板的布線及充分利用SRAM的存儲空間，在設計中，將ADSP21160的ADDR0的引腳懸空，將其ADDR1引腳與SRAM的addr0管腳相連，ADDR2與addr1相連，以下順次連接。

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