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DSP和FPGA的高速通信接口的實現(xiàn)[3]

互聯(lián)網(wǎng)技術(shù) 責任編輯：gimbox 2012-03-19

摘要：2.2基于FPGA的TS101鏈路口設計（1）接收部分：由編碼和緩存兩部分組成。由于鏈路口的數(shù)錯是DDR形式的，不方便數(shù)據(jù)的緩存，本文采用QuartusIIMegafunctions中的altddio模塊將上升沿數(shù)據(jù)和下降沿數(shù)據(jù)分開。注意這個模塊的下降沿數(shù)據(jù)輸出會滯后上升沿數(shù)據(jù)1個時鐘周期，輸出時應該用鏈路口時鐘信號（LxCLKIN）通過D觸發(fā)器來將數(shù)據(jù)對齊。

2.2 基于FPGA的TS101鏈路口設計

（1）接收部分：由編碼和緩存兩部分組成。由于鏈路口的數(shù)錯是DDR形式的，不方便數(shù)據(jù)的緩存，本文采用QuartusII Megafunctions中的altddio模塊將上升沿數(shù)據(jù)和下降沿數(shù)據(jù)分開。注意這個模塊的下降沿數(shù)據(jù)輸出會滯后上升沿數(shù)據(jù)1個時鐘周期，輸出時應該用鏈路口時鐘信號（LxCLKIN）通過D觸發(fā)器來將數(shù)據(jù)對齊。該模塊的inclock一定要用鏈路口時鐘信號以保證數(shù)據(jù)的正確讀取，如圖2所示。又由于 DSP內(nèi)部數(shù)據(jù)是32位的長字，所以寫入接收緩存前應該用一組D觸發(fā)器將數(shù)據(jù)進行32bit對齊，這里注意DSP鏈路口先傳輸32位數(shù)據(jù)中的低8位。

（2）控制部分：由令牌轉(zhuǎn)換模塊和控制模塊組成，是整個設計的核心部分，完成對各部分的控制和與FPGA內(nèi)部進行通信（通過CTL一組信號）。TS101的鏈路口通信握手是靠兩根時鐘信號驗證令牌指令完成 ,即當發(fā)送端驅(qū)動原本為高的LxCLKOUT信號為低電平，以此作為令牌請求向接收端發(fā)出。如果接收端準備好接收，則接收端驅(qū)動LxCLKIN為高；如果令牌發(fā)出6個時鐘周期后，LxCLKIN信號仍然為高，則肩動數(shù)據(jù)傳輸（以上時鐘信號都以發(fā)送端視角分析）。本設計中，令牌轉(zhuǎn)換模塊負責驗證令牌和發(fā)送令牌。這里要注意，由于用來驗證令牌低電平個數(shù)的時鐘信號（PLL_32ns）是由FPGA時鐘信號（CLK）通過鎖相環(huán)倍頻得到，與DSP鏈路口時鐘異步，故驗證令牌時，當計數(shù)器計到5個低電平時即可認為已達成通信握手，否則可能會丟失數(shù)據(jù)。達成握手后通知控制模塊向接收或發(fā)送緩存輸出控制信號，其中接收控制信號包括寫緩存時鐘和寫使能。發(fā)送控制信號包括讀緩存時鐘、讀使能和DSP中斷信號（DSP_IRQ），其中寫緩存時鐘通過對鏈路口時鐘分頻得到，讀緩存時鐘由鎖相環(huán)倍頻FPGA工作時鐘得到。

（3）發(fā)送部分：與接收部分類似，也南編碼和緩存兩部分組成，相應的設計基本相同，這里不作過多介紹。由于DSP鏈路口每次傳輸數(shù)據(jù)個數(shù)的最小單位是4個32位字，即8個鏈路時鐘周期，所以發(fā)送時鐘廊該每8個時鐘周期一組，以湊夠128bit,避免傳輸錯誤，其中多余無效的數(shù)據(jù)DSP可以自行舍去。發(fā)送部分采用DSP外部中斷方式而不是鏈路口中斷方式通知DSP接收數(shù)據(jù)。

TS101的鏈路口通信協(xié)議要求鏈路口接收端在傳輸啟動一個周期后，將其LxCLKOUT拉低，若可以繼續(xù)接收，在下一個周期再將其拉高，以此作為連接測試。實際運行中發(fā)現(xiàn)，當FPGA接收數(shù)據(jù)時，可將 LxCLKOUT信號一直驅(qū)動為高，不必做特殊的連接測試也能正確接收數(shù)據(jù)。另外，發(fā)送鏈路口數(shù)據(jù)時，由于發(fā)送緩存中已經(jīng)對應仔好了要發(fā)送的8bit數(shù)據(jù)，故可以使用對FPGA時鐘信號（CLK）倍頻得到的 PLL_16ns信號來讀發(fā)送緩存，讀出的數(shù)據(jù)即鏈路口發(fā)送數(shù)據(jù)，再對PLL_16ns信號的下降沿分頻得到鏈路口的發(fā)送時鐘信號。

LxCLKIN、LxDAT[70]是DSP的鏈路口輸出時鐘和數(shù)據(jù)，LxCLKOUT是FPGA的回饋準備好信號。仿真中鏈路口數(shù)據(jù)采用1F~3E（十六進制）的32個8bit數(shù)據(jù)，即從2221201F到3E3D3C3B的8個32bit數(shù)據(jù)；PLL_32ns信號是FPGA內(nèi)部鎖相環(huán)產(chǎn)生的與DSP鏈路口時鐘異步的32ns時鐘信號，用來校驗令牌指令；W_FIFO_EN信號足寫緩存使能信號，當令牌驗證后使能接收緩存；DSP_DAT信號是DSP通過鏈路門傳輸?shù)?2bit數(shù)據(jù)，通過對鏈路口數(shù)據(jù)的編碼得到；W_BUF_CLK信號由鏈路口時鐘分頻處理得到，將上升沿對應的32bit DSP數(shù)據(jù)寫入接收緩存，完成接收過程。

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