4、CPU組成

CPU主要由運(yùn)算器、控制器、寄存器組和內(nèi)部總線等部件組成。

（1）運(yùn)算器

算術(shù)邏輯單元ALU：執(zhí)行算術(shù)運(yùn)算和邏輯運(yùn)算。

累加寄存器AC：暫存數(shù)據(jù)，為ALU提供工作區(qū)。

數(shù)據(jù)緩沖寄存器DR

狀態(tài)條件寄存器PSW歸屬有爭(zhēng)議

（2）控制器

程序計(jì)數(shù)器PC：存儲(chǔ)下一條要執(zhí)行指令的地址。

指令寄存器IR：存儲(chǔ)即將執(zhí)行的指令。

指令譯碼器ID。

時(shí)序部件。

5、CISC與RISC

CISC（復(fù)雜指令集）的特點(diǎn)：指令數(shù)量多，指令頻率差別大，可變長格式，多種尋址方式，使用微碼（微程序）實(shí)現(xiàn)，研制周期長。

RISC（精簡(jiǎn)指令集）的特點(diǎn)：指令數(shù)量少，頻率接近，定長格式，單周期，多寄存器尋址，多通用寄存器，硬布線邏輯控制，適用于流水線。有效支持高級(jí)程序語言，優(yōu)化編譯。

6、流水線技術(shù)

流水線建立時(shí)間：第1條指令執(zhí)行時(shí)間。

流水線周期：指令分段后，最長段時(shí)間。

流水線執(zhí)行時(shí)間（默認(rèn)使用理論公式，無答案時(shí)考慮實(shí)踐公式）。

理論公式：流水線建立時(shí)間+（指令條數(shù)－1）*流水線周期。

實(shí)踐公式：指令段數(shù)*流水線周期+（指令條數(shù)－1）*流水線周期。

吞吐率=指令條數(shù)/流水線執(zhí)行時(shí)間。

最大吞吐率=流水線周期的倒數(shù)。

7、局部性原理

時(shí)間局部性：指程序中的某條指令一旦執(zhí)行，不久以后該指令可能再次執(zhí)行，典型原因是由于程序中存在著大量的循環(huán)操作。

空間局部性：指一旦程序訪問了某個(gè)存儲(chǔ)單元，不久以后，其附近的存儲(chǔ)單元也將被訪問，即程序在一段時(shí)間內(nèi)所訪問的地址可能集中在一定的范圍內(nèi)，其典型情況是程序順序執(zhí)行。