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通信工程師交換技術線速緩存技術

交換技術與網絡管控 責任編輯:touchpad 2013-11-08

摘要:通信工程師交換技術線速緩存技術:隨著路由器速率的不斷提高,路由器線卡中緩存器的讀寫速率和緩存器的容量面臨著越來越嚴竣的挑戰。首先隨著鏈路速率以及交換網絡速率的提高,要求分組進人和離開線卡上緩存器的速率要越來越快。

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7.5.4 線速緩存技術
隨著路由器速率的不斷提高,路由器線卡中緩存器的讀寫速率和緩存器的容量面臨著越來越嚴竣的挑戰。首先隨著鏈路速率以及交換網絡速率的提高,要求分組進人和離開線卡上緩存器的速率要越來越快。通常情況下存儲器讀和寫的數據總線是共享的,一個分組到達后先要被寫人緩存,再讀出緩存,因而要求緩存總線的速率應是鏈路速率的兩倍。當鏈路速率為40Gbit/S,分組長度為40字節時,要求存儲器讀寫一個分組的周期為4n8。目前只有SRAM可以達到這一速率要求,但是SRAM的容量比較小。其次鏈路速率的提髙,勢必要求線卡的緩存器能夠存儲大量的分組。線卡緩存的容量,與多種因素有關,如業務特性、丟失率指標、擁塞控制機制等。從擁塞控制的角度考慮,當出現擁塞時,瓶頸鏈路很容易積壓大量分組。設鏈路速率為R,端到端往返時延為R7T,在閉環控制策略下,源端對于擁塞控制的響應至少需要一個ft7T的時間。為了減小丟失率,通常情況下,線卡的緩存容量需要為RxRTT0假設互聯W平均的fiTT時間為0.25s,當鏈路速率為40Gbit/8時,需要的緩存容量為1.25G字節。顯然單片SRAM根本無法做到這么大的容貴,如果用幾十片或上百片SRAM堆疊出這一容量,除印制板的尺寸難以接受外,整個存儲器的成本和功耗也將是無法接受的。
DRAM的特點是容量大,但是讀寫速率低,目前讀寫周期為幾十n8。采用并行技術,通過增加數據總線的寬度(即數據位數),同時對多個DRAM進行讀寫,一次寫人多位數據,可以解決DRAM讀寫速率低的缺點,如圖7-38所示。

并行技術是用慢速器件搭建高速系統的基礎,但是在線卡中,僅僅依靠DRAM的并行擴展并不能完全解決問題。原因是并行DRAM不能有效地解決變長分組多隊列存儲的問題。我們把對并行DRAM的一次讀寫稱為一次塊讀寫。由于分組是變長的,因此在一個塊寫人時可能包含兩個分組。但是這兩個分組有可能是屬于不同隊列的,例如,它們厲于不同的優先級,應該存放在不同的優先級隊列中。而在DRAM進行并行擴展時,僅僅是數據線寬度的擴展,各個DRAM的數據線是彼此獨立的,聚合成一個更寬的總線,但各個DRAM的地址線是共同的。這就意味著一次塊寫人不可能把塊中的不同分組寫人到不同的地址中去,即不可能寫到不同的隊列中去。為了解決這一問題,需要在并行DRAM與線卡的輸人、輸出鏈路之間再加一級緩存,該緩存的作用是暫時存放輸人輸出鏈路與DRAM之間需要傳送的分組,以便對需要傳送的分組進行隊列劃分操作。顯然對這一緩沖的要求是可以進行線速讀寫而存儲容量可以較小。SRAM適合這一要求。因此,實際上路由器中線卡上的緩存是由DRAM和SRAM共同組成的,結構如圖7-39所示。

在DRAM與SRAM組成的緩存結構中,SRAM的作用類似于Cache。不同的是計算機Cache中的數據是一次寫人,多次讀出,而SRAM中的分組是到達時一次寫人,離開時一次讀出。
圖7-39所示的緩存結構中一共包含Q個隊列,每個隊列按照FIF0組織。FIFO隊列的頭部和尾部的分組分別存儲在SRAM中,FIFO隊列中的中間分組存放在DRAM中。分組到達線卡時寫人SRAM,也就是寫人FIFO隊列的尾部,緩存管理算法(Memory Management Algorithm,MMA)負責把SRAM中FIFO尾部的分組寫人DRAM,為新到的分組騰出空間。緩存管理算法MMA還負責把DRAM各個隊列頭部的分組讀人SRAM對應的隊列頭部位置,線卡上只輸出SRAM隊列頭部中的分組。圖7-39所示的SRAM采用的是靜態緩存結構,SRAM中每個隊列都是獨立的,彼此之間沒有共享。FIFO隊列頭部、尾部的長度都為byte。在這一結構中,對DRAM是并行讀寫的。設DRAM的讀寫周期為SRAM與DRAM之間的數據寬度b=2RTa
與計算機中的Cache管理算法類似,緩存管理算法MMA決定著何時在SRAM與DRAM之間進行分組的讀寫,不同的算法決定了SRAM的大小以及分組在線卡上輸出的時延。MMA算法包含兩部分,一是SRAM中FIFO隊列的隊尾分組何時寫人DRAM,二是DRAM中的分組何時寫人SRAM隊列頭部。線卡上分組的輸出次序是由調度算法決定的,調度算法把輸出分組的請求發往SRAM,如果這個分組在SRAM中,就可以立即輸出,否則要將分組從DRAM寫入SRAM,才能從SRAM中輸出。因此,MMA的作用就是根據調度算法的請求,決定對SRAM中的哪個隊列進行刷新,把哪個隊列中的6字節數據由DRAM讀到SRAM中。由于在第二部分中要求從DRAM讀人的分組有一定隨機性,而且要輸出的分組一旦不在SRAM中,就會增加分組從線卡上輸出的時延。因此,第二部分算法比較復雜,是重點研究的對象。這里列出3種MMA算法,并給出它們的性能。這3種算法中,均假設調度器(Arbiter,也叫仲裁器)向SRAM發出的輸出請求(Request)都是以字節為單位的。

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